Основная память 213
ным ячейкам — пакету1. С учетом этого обстоятельства в ИМС памяти часто использу­ется модификация страничного режима, носящая название группового или пакетного режима. При его реализации адрес столбца заносится в ИМС только для первой ячей­ки пакета, а переход к очередному столбцу производится уже внутри микросхемы. Это позволяет для каждого пакета исключить три из четырех операций занесения в ИМС адреса столбца и тем самым еще более сократить среднее время доступа.
Режим удвоенной скорости
Важным этапом в дальнейшем развитии технологии микросхем памяти стал ре­жим DDR (Double Data Rate) — удвоенная скорость передачи данных. Сущность метода заключается в передаче данных по обоим фронтам импульса синхрониза­ции, то есть дважды за период. Таким образом, пропускная способность увеличи­вается в те же два раза.
Помимо упомянутых используются и другие приемы повышения быстродей­ствия ИМС памяти, такие как включение в состав микросхемы вспомогательной кэш-памяти и независимые тракты данных, позволяющие одновременно произво­дить обмен с шиной данных и обращение к матрице ЗЭ и т. д.
Синхронные и асинхронные запоминающие устройства
В качестве первого критерия, по которому можно классифицировать запоминаю­щие устройства основной памяти, рассмотрим способ синхронизации. С этих по­зиций известные типы ЗУ подразделяются на синхронные и асинхронные.
В микросхемах, где реализован синхронный принцип, процессы чтения и запи­си (если это ОЗУ) выполняются одновременно с тактовыми сигналами контрол­лера памяти.
Асинхронный принцип предполагает, что момент начала очередного действия определяется только моментом завершения предшествующей операции. Перено­ся этот принцип на систему памяти, необходимо принимать во внимание, что кон­троллер памяти всегда работает синхронно. В асинхронных ЗУ цикл чтения начи­нается только при поступлении запроса от контроллера памяти, и если память не успевает выдать данные в текущем такте, контроллер может считать их только в сле­дующем такте, поскольку очередной шаг контроллера начинается с приходом оче­редного тактового импульса. В последнее время асинхронная схема активно вы­тесняется синхронной.
Оперативные запоминающие устройства
Большинство из применяемых в настоящее время типов микросхем оперативной памяти не в состоянии сохранять данные без внешнего источника энергии, то есть являются энергозависимыми (volatile memory). Широкое распространение таких устройств связано с рядом их достоинств по сравнению с энергонезависимыми
' Строго говоря, количество ячеек, считываемое за один раз без дополнительного указания адреса и на­зываемое длиной пакета (burst length), в большинстве случаев может программироваться. Помимо упомянутых четырех это могут быть 1, 2 иди 8 ячеек подряд.
214 Глава 5. Память
типами ОЗУ (поп-volatile memory): большей емкостью, низким энергопотребле­нием, более высоким быстродействием и невысокой себестоимостью хранения еди­ницы информации.
Энергозависимые ОЗУ можно подразделить на две основные подгруппы: ди­намическую память (DRAM — Dynamic Random, Access Memory) и статическую память (SRAM — Static Random Access Memory).             '
Статическая и динамическая оперативная память
В статических ОЗУ запоминающий элемент может хранить записанную инфор­мацию неограниченно долго (при наличии питающего напряжения). Запоминаю­щий элемент динамического ОЗУ способен хранить информацию только в течение достаточно короткого промежутка времени, после которого информацию нужно восстанавливать заново, иначе она будет потеряна. Динамические ЗУ, как и стати­ческие, энергозависимы.
Роль запоминающего элемента в статическом ОЗУ исполняет триггер. Такой триггер представляет собой схему с двумя устойчивыми состояниями, обычно со­стоящую из четырех или шести транзисторов (рис. 5.7). Схема с четырьмя транзи­сторами обеспечивает большую емкость микросхемы, а следовательно, меньшую стоимость, однако у такой схемы большой ток утечки, когда информация просто хранится. Также триггер на четырех транзисторах более чувствителен к воздей-. ствию внешних источников излучения, которые могут стать причиной потери ин­формации. Наличие двух дополнительных транзисторов позволяет в какой-то мере компенсировать упомянутые недостатки схемы на четырех транзисторах, но, глав­ное — увеличить быстродействие памяти.
Запоминающий элемент динамической памяти значительно проще. Он состо­ит из одного конденсатора и запирающего транзистора (рис. 5.8).
Основная память 215
Наличие или отсутствие заряда в конденсаторе интерпретируется как 1 или О соответственно. Простота схемы позволяет достичь высокой плотности размеще­ния ЗЭ и, в итоге, снизить стоимость. Главный недостаток подобной технологии связан с тем, что накапливаемый на конденсаторе заряд со временем теряется. Даже при хорошем диэлектрике с электрическим сопротивлением в несколько тераом (1012Ом), используемом при изготовлении элементарных конденсаторов ЗЭ, за­ряд теряется достаточно быстро. Размеры у такого конденсатора микроскопичес­кие, а емкость имеет порядок 10 15 Ф. При такой емкости на одном конденсаторе накапливается всего около 40 000 электронов. Среднее время утечки заряда ЗЭ . динамической памяти составляет сотни или даже десятки миллисекунд, поэтому : заряд необходимо успеть восстановить в течение данного отрезка времени, иначе хранящаяся информация будет утеряна. Периодическое восстановление заряда ЗЭ ; называется регенерацией и осуществляется каждые 2 - 8 мс.
В различных типах ИМС динамической памяти нашли применение три основ­ных метода регенерации:
:'■ · одним сигналом RAS (ROR — RAS Only Refresh);
- · сигналом CAS, предваряющим сигнал RAS(CBR — CAS Before RAS);
■>■■ · автоматическая регенерация (SR — Self Refresh).
'■- Регенерация одним RAS использовалась еще в первых микросхемах DRAM. ; На шину адреса выдается адрес регенерируемой строки, сопровождаемый сигна-
■   лом RAS. При этом выбирается строка ячеек и хранящиеся там данные поступают ;. на внутренние цепи микросхемы, после чего записываются обратно. Так как сиг­нал CAS не появляется, цикл чтения/записи не Начинается. В следующий раз на
'.'' шину адреса подается адрес следующей строки и т. д., пока не восстановятся все ί ячейки, после чего цикл повторяется. К недостаткам метода можно отнести заня-; тость шины адреса в момент регенерации, когда доступ к другим устройствам ВМ '■ блокирован.
Особенность метода CBR в том, что если в обычном цикле чтения/записи сиг­нал RAS всегда предшествует сигналу CAS, то при появлении сигнала CAS пер-
■   вым начинается специальный цикл регенерации. В этом случае адрес строки не передается, а микросхема использует свой внутренний счетчик, содержимое кото­рого увеличивается на единицу при каждом очередном CBR-цикле. Режим позво-
' ляет регенерировать память, не занимая шину адреса, то есть более эффективен. '.. Автоматическая регенерация памяти связана с энергосбережением, когда сис-'"■ тема переходит в режим «сна» и тактовый генератор перестает работать. При от-; сугствии внешних сигналов RAS и CAS обновление содержимого памяти методами 1' ROR или CBR невозможно, и микросхема производит регенерацию самостоятель-ί но, запуская собственный генератор, который тактирует внутренние цепи регене-: рации.                                               '                               ■
: Область применения статической и динамической памяти определяется ско­ростью и стоимостью. Главным преимуществом SRAM является более высокое ί" быстродействие (примерно на порядок выше, чем у DRAM). Быстрая синхронная ί SRAM может работать со временем доступа к информации, равным времени одного v тактового импульса процессора. Однако из-за малой емкости микросхем и высо-
216 Глава 5. Память
кои стоимости применение статической памяти, как правило, ограничено относи­тельно небольшой по емкости кэш-памятью первого (L1), второго (L2) или тре­тьего (L3) уровней. В то же время самые быстрые микросхемы динамической па­мяти на чтение первого байта пакета все еще требуют от пяти до десяти тактов процессора, что замедляет работу всей ВМ. Тем не менее благодаря высокой плот­ности упаковки ЗЭ и низкой стоимости именно DRAM используется при постро­ении основной памяти ВМ.
Статические оперативные запоминающие устройства
Напомним, что роль запоминающего элемента в статическом ОЗУ исполняет триг­гер. Статические ОЗУ на настоящий момент — наиболее быстрый, правда, и наи­более дорогостоящий вид оперативной памяти. Известно достаточно много раз­личных вариантов реализации SRAM, отличающихся по технологии, способам организации и сфере применения (рис. 5.9).
Асинхронные статические ОЗУ. Асинхронные статические О ЗУ применялись в кэш-памяти второго уровня в течение многих лет, еще с момента появления мик­ропроцессора i80386. Для таких ИМС время доступа составляло 15-20 не (в луч­шем случае — 12 не), что не позволяло кэш-памяти второго уровня работать в тем­пе процессора.
Синхронные статические ОЗУ. В рамках данной группы статических ОЗУ вы­деляют ИМС типа SSRAM и более совершенные РВ SRAM.
Значительно лучшие показатели по сравнению с асинхронными статическими ОЗУ достигнуты в синхронных SRAM (SSRAM). Как и в любой синхронной па­мяти, все события в SSRAM происходят с поступлением внешних тактовых им­пульсов. Отличительная особенность SSRAM — входные регистры, где фиксиру­ется входная информация. Рассматриваемый вид памяти обеспечивает работу
Основная память 217
в пакетном режиме с формулой 3-1-1-1, но лишь до определенных значений такто­вой частоты шины. При более высоких частотах формула изменяется на 3-2-2-2.
Последние модификации Микропроцессоров Pentium, начиная с Pentium II, взамен SSRAM оснащаются статической оперативной памятью с пакетным кон­вейерным доступом (РВ SRAM — Pipelined Burst SRAM). В этой разновидности SRAM реализована внутренняя конвейеризация, за счет которой скорость обмена пакетами данных возрастает примерно вдвое. Память данного типа хорошо рабо­тает при повышенных частотах системной шины. Время доступа к РВ SRAM со­ставляет от 4,5 до 8 не, при этом формула 3-1-1-1 сохраняется даже при частоте системной шины 133 МГц.
Особенности записи в статических ОЗУ. Важным моментом, характеризующим . SRAM, является технология записи. Известны два варианта записи: стандартная . и запаздывающая. В стандартном режиме адрес и данные выставляются на соот­ветствующие шины в одном и том же такте. В режиме запаздывающей записи дан-ньк для нее передаются в следующем такте после выбора адреса нужной ячейки, ■.' что напоминает режим конвейерного чтения, когда данные появляются на шине - в следующем такте. Оба рассматриваемых варианта позволяют производить запись данных с частотой системной шины. Различия сказываются только при переклю­чении между операциями чтения и записи.
Более детально различия режимов записи в SRAM рассмотрим на примере вы­полнения конвейерного чтения из ячеек с адресами АО, А1 и А2 с последующей за­писью в ячейку с адресом A3.
В режиме стандартной записи перед выработкой первого импульса синхрони­зации (ИС) на шину адреса выдается адрес первой ячейки для чтения АО С прихо­дом первого ИС этот адрес записывается во внутренний регистр микросхемы, и на­чинается цикл чтения. Перед началом второго ИС на шину адреса выставляется
■   адрес следующей ячейки А1, и начинается второй цикл чтения. В это время данные .из ячейки АО поступают на шину данных. На третьем этапе выставляется адрес А2, а данные из ячейки А1 приходят на шину. В четвертом тактовом периоде предпо-
\. латается запись, перед началом которой информационные выходы ИМС должны
быть переведены в третье (высокоимпедансное) состояние. В результате данные
.'. из ячейки А1, появившиеся на шине только в конце третьего тактового периода,
будут находиться там недостаточно долго, чтобы их можно было использовать.
. Таким образом, в третьем тактовом периоде данные не считываются и не записы-
[ ваются, и этот период называют холостым циклом. С началом четвертого такта дан-
" ные, выставленные на шине данных, записываются в ячейку с адресом A3. Адрес
.;. следующей ячейки для чтения можно выставить только в пятом тактовом периоде,
; а соответствующие данные будут получены в шестом, то есть происходит еще один
холостой цикл. В итоге за четыре такта произведены считывание из ячейки АО и за-
ί пись в ячейку A3. Как видно из описания, режим стандартной записи предусмат-
'·. ривает потерю нескольких тактов шины при переключении между циклами чте-
[ ния и записи. Если такая память используется в качестве кэш-памяти, то это не
■   слишком влияет на производительность ВМ, так как запись в кэш-память проис-(: ходит гораздо реже, чем чтение^ и переключения «чтение/запись» и «запись/чте-ί' ние» возникают относительно редко.
218 Глава 5. Память
В режиме запаздывающей записи данные, которые должны быть занесены в ячейку, выставляются на шину лишь в следующем тактовом периоде. При этом данные, которые считываются из ячейки А1 в третьем такте, находятся в активном состоянии на протяжении всего тактового периода и могут быть беспрепятствен­но считаны в то время, когда выставляется адрес A3. Сами данные для записи пере­даются в четвертом такте, где в режиме стандартной записи имеет место холостой цикл. Как следствие, здесь за те же четыре такта считано содержимое двух ячеек (АО и А1) и записаны данные по адресу A3.
Как видно из вышеизложенного, в обоих случаях адрес А2 игнорируется. Ре­ально никакой потери адресов и данных не происходит. Контроллер памяти не­посредственно перед переключением из режима чтения в режим записи просто не передает адрес на шину, так как «знает», какой тип памяти используется и сколько тактов ожидания нужно ввести перед переходом «чтение/запись» и обратно.
Компания IDT (Integrated Device Technology) в развитие идеи записи с запаз­дыванием предложила новую технологию, получившую название ZBT SRAM (Zero Bus Turnaround) — нулевое время переключения шины. Идея ее состоит в том, чтобы запись с запаздыванием производить с таким же интервалом, какой требу­ется для чтения. Так, если SRAM с конвейерным чтением требует три тактовых периода для чтения данных из ячейки, то данные для записи нужно передавать с таким же промедлением относительно адреса. В результате перекрывающиеся циклы чтения и записи идут один за другим, позволяя выполнять операции чте­ния/записи в каждом такте без каких-либо задержек!.
Динамические оперативные запоминающие устройства
Динамической памяти в вычислительной машине значительно больше, чем стати­ческой, поскольку именно DRAM используется в качестве основной памяти ВМ. Как и SRAM, динамическая память состоит из ядра (массива ЗЭ) и интерфейсной логики (буферных регистров, усилителей чтения данных, схемы регенерации и др.). Хотя количество видов DRAM уже превысило два десятка, ядро у них организова­но практически одинаково. Главные различия связаны с интерфейсной логикой, причем различия эти обусловлены также и областью применения микросхем -помимо основной памяти ВМ, ИМС динамической памяти входят, например, в состав видеоадаптеров. Классификация микросхем динамической памяти пока­зана на рис. 5.10.
Чтобы оценить различия между видами DRAM, предварительно остановимся на алгоритме работы с динамической памятью. Для этого воспользуемся рис. 5.6.
В отличие от SRAM адрес ячейки DRAM передается в микросхему за два шага — Вначале адрес столбца, а затем строки, что позволяет сократить количество выво­дов шины адреса примерно вдвое, уменьшить размеры корпуса и разместить на материнской плате большее количество микросхем. Это, разумеется, приводит к снижению быстродействия, так как для передачи адреса нужно вдвое больше вре­мени. Для указания, какая именно часть адреса передается в определенный момент, служат два вспомогательных сигнала RAS и CAS. При обращении к ячейке памя­ти на шину адреса выставляется адрес строки. После стабилизации процессов на
1 Сходную с ZBT SRAM технологию предложила также фирма Cypress Semiconductor. Эта технология получила название NoBL SRAM (No Bus Latency — дословно «нет задержек шины»).
Основная память 219
Рис. 5.10. Классификация динамических ОЗУ: а — микросхемы для основной памяти; б — микросхемы для.видеоадаптеров
шине подается сигнал RAS и адрес записывается во внутренний регистр микро­схемы памяти. Затем на шину адреса выставляется адрес столбца и выдается сиг­нал CAS. В зависимости от состояния линии WE производится чтение данных из ячейки или их запись в ячейку (перед записью данные должны быть помещены на шину данных). Интервал между установкой адреса и выдачей сигнала RAS (или CAS) оговаривается техническими характеристиками микросхемы, но обычно ад­рес выставляется в одном такте системной шины, а управляющий сигнал — в сле­дующем. Таким образом, для чтения или записи одной ячейки динамического ОЗУ требуется пять тактов, в которых происходит соответственно: выдача адреса строки, выдача сигнала RAS, выдача адреса столбца, выдача сигнала CAS, выполнение операции чтения/записи (в статической памяти процедура занимает лишь от двух до трех тактов).
Следует также помнить о необходимости регенерации данных. Но наряду с ес­тественным разрядом конденсатора ЗЭ со временем к потере заряда приводит так­же считывание данных из DRAM, поэтому после каждой операции чтения данные должны быть восстановлены. Это достигается за счет повторной записи тех же данных сразу после чтения. При считывании информации из одной ячейки факти­чески выдаются данные сразу всей выбранной строки, но используются только те, которые находятся в интересующем столбце, а все остальные игнорируются. Та­ким образом, операция чтения из одной ячейки приводит к разрушению данных всей строки, и их нужно восстанавливать. Регенерация данных после чтения вы-
220 Глава5. Память
полняется автоматически интерфейсной логикой микросхемы, и происходит это сразу же после считывания строки.
Теперь рассмотрим различные типы микросхем динамической памяти, начнем с системных DRAM, то есть микросхем, предназначенных для использования в ка­честве основной памяти. На начальном этапе это были микросхемы асинхронной памяти, работа которых не привязана жестко к тактовым импульсам системной шины.
Асинхронные динамические ОЗУ. Микросхемы асинхронных динамических ОЗУ управляются сигналами RAS и CAS, и их работа в принципе не связана непосред­ственно тактовыми импульсами шины. Асинхронной памяти свойственны допол­нительные затраты времени на взаимодействие микросхем памяти и контроллера. Так, в асинхронной схеме сигнал RAS будет сформирован только после поступле­ния в контроллер тактирующего импульса и будет воспринят микросхемой памя­ти через некоторое время. После этого память выдаст данные, но контроллер смо­жет их считать только по приходу следующего тактирующего импульса, так как он должен работать синхронно с остальными устройствами ВМ. Таким образом, на протяжении цикла чтения/записи происходят небольшие задержки из-за ожида­ния памятью контроллера и контроллером памяти.
Микросхемы DRAM.. В первых микросхемах динамической памяти применялся наиболее простой способ обмена данными, часто называемый традиционным (con­ventional). Он позволял считывать и записывать строку памяти только на каждый пятый такт (рис. 5.11, а). Этапы такой процедуры были описаны ранее. Традици­онной DRAM соответствует формула 5-5-5-5. Микросхемы данного типа могли работать на частотах до 40 МГц и из-за своей медлительности (время доступа со­ставляло около 120 не) просуществовали недолго.
Микросхемы FPMDRAM. Микросхемы динамического ОЗУ, реализующие ре­жим FPM, также относятся к ранним типам DRAM. Сущность режима была пока­зана ранее. Схема чтения для FPM DRAM (рис. 5.11, б) описывается формулой 5-3-3-3 (всего 14 тактов). Применение схемы быстрого страничного доступа по­зволило сократить время доступа до 60 не, что, с учетом возможности работать на более высоких частотах шины, привело к увеличению производительности памя­ти по сравнению с традиционной DRAM приблизительно на 70%. Данный тип микросхем применялся в персональных компьютерах примерно до 1994 года.
Микросхемы EDO DRAM. Следующим этапом в развитии динамических ОЗУ стали ИМС с гиперстраничным режимом доступа (НРМ, Hyper Page Mode), бо-ι лее известные как EDO (Extended Data Output — расширенное время удержания данных на выходе). Главная особенность технологии — увеличенное по сравне­нию с FPM DRAM время доступности данных на выходе микросхемы. В микро­схемах FPM DRAM выходные данные остаются действительными только при ак­тивном сигнале CAS, из-за чего во втором и последующих доступах к строке нужно три такта: такт переключения CAS в активное состояние, такт считывания данных и такт переключения CAS в неактивное состояние. В EDO DRAM по активному (спадающему) фронту сигнала CAS данные запоминаются во внутреннем регистре, где хранятся еще некоторое время после того, как поступит следующий активный фронт сигнала. Это позволяет использовать хранимые данные, когда CAS уже пе-
Основная память 2 2 1
реведен в неактивное состояние (рис. 5.11, в). Иными словами, временные пара­метры улучшаются за счет исключения циклов ожидания момента стабилизации данных на выходе микросхемы.
Схема чтения у EDO DRAM уже 5-2-2-2, что на 20% быстрее, чем у FPM. Вре­мя доступа составляет порядка 30-40 не. Следует отметить, что максимальная ча­стота системной шины для микросхем EDO DRAM не должна была превышать 66 МГц. '             .
Микросхемы ВЕЮ DRAM. Технология EDO была усовершенствована компа­нией VIA Technologies. Новая модификация EDO известна как BEDO (Burst EDO — пакетная EDO). Новизна метода в том, что при первом обращении считы-вается вся строка микросхемы, в которую входят последовательные слова пакета. За последовательной пересылкой слов (переключением столбцов) автоматически следит внутренний счетчик микросхемы. Это исключает необходимость вьщавать адреса для всех ячеек пакета, но требует поддержки со стороны внешней логики. Способ позволяет сократить время считывания второго и последующих слов еще на один такт (рис. 5.11, г), благодаря чему формула приобретает вид 5-1-1-1.
Рис. 5.11. Временные диаграммы различных типов асинхронной динамической памяти
при длине пакета в четыре слова: а —традиционная DRAM; б — FPM FRAM;
в — EDO DRAM; г— BEDO DRAM
222 Глава5. Память
Микросхемы EDRAM. Более быстрая версия DRAM была разработана подраз­делением фирмы Ramtron — компанией Enhanced Memory Systems. Технология реализована в вариантах FPM, EDO и BEDO. У микросхемы более быстрое ядро и внутренняя кэш-память. Наличие последней — главная особенность технологии. В роли кэш-памяти выступает статическая память (SRAM) емкостью 2048 бит. Ядро EDRAM имеет 2048 столбцов, каждый из которых соединен с внутренней кэш-памятью. При обращении к какой-либо ячейке одновременно считывается целая строка (2048 бит). Считанная строка заносится в SRAM, причем перенос информации в кэш-память практически не сказывается на быстродействии, по­скольку происходит за один такт. При дальнейших обращениях к ячейкам, отно­сящимся к той же строке, данные берутся из более быстрой кэш-памяти. Следую­щее обращение к ядру происходит при доступе к ячейке, не расположенной в строке, хранимой в кэш-памяти микросхемы.
Технология наиболее эффективна при последовательном чтении, то есть когда среднее время доступа для микросхемы приближается к значениям, характерным для статической памяти (порядка 10 не). Главная сложность состоит в несовмес­тимости с контроллерами, используемыми при работе с другими видами DRAM.
Синхронные динамические ОЗУ. В синхронных DRAM обмен информацией син­хронизируется внешними тактовыми сигналами и происходит в строго определен­ные моменты времени, что позволяет взять все от пропускной способности шины «процессор-память» и избежать циклов ожидания. Адресная и управляющая ин­формация фиксируются в ИМС памяти. После чего ответная реакция микросхе­мы произойдет через четко определенное число тактовых импульсов, и это время процессор может использовать для других действий, не связанных с обращением к памяти. В случае синхронной динамической памяти вместо продолжительности цикла доступа говорят о минимально допустимом периоде тактовой частоты, и речь уже идет о времени порядка 8-10 не.
Микросхемы SDRAM. Аббревиатура SDRAM (Synchronous DRAM — синхрон­ная DRAM) используется для обозначения микросхем «обычных» синхронных динамических ОЗУ. Кардинальные отличия SDRAM от рассмотренных выше асин­хронных динамических ОЗУ можно свести к четырем положениям:
ш · синхронный метод передачи данных на шину;
Ш · конвейерный механизм пересылки пакета;
I · применение нескольких (двух или четырех) внутренних банков памяти;
• передача части функций контроллера памяти логике самой микросхемы.
Синхронность памяти позволяет контроллеру памяти «знать» моменты готов­ности данных, за счет чего снижаются издержки циклов ожидания и поиска дан­ных. Так как данные появляются на выходе ИМС одновременно с тактовыми им­пульсами, упрощается взаимодействие памяти с другими устройствами ВМ.
В отличие от BEDO конвейер позволяет передавать данные пакета по тактам, благодаря чему ОЗУ может работать бесперебойно на более высоких частотах, чем асинхронные ОЗУ. Преимущества конвейера особенно возрастают при передаче длинных пакетов, но не превышающих длину строки микросхемы.
Значительный эффект дает разбиение всей совокупности ячеек на независи­мые внутренние массивы (банки). Это позволяет совмещать доступ к ячейке одного
Основная память 22 3
банка с подготовкой к следующей операции в остальных банках (перезарядкой управляющих цепей и восстановлением информации). Возможность держать открытыми одновременно несколько строк памяти (из разных банков) также спо­собствует повышению быстродействия памяти. При поочередном доступе к бан­кам частота обращения к каждому из них в отдельности уменьшается пропор­ционально числу банков и SDRAM может работать на более высоких частотах. Благодаря встроенному счетчику адресов SDRAM, как и BEDO DRAM, позволя­ет производить чтение и запись в пакетном режиме, причем в SDRAM длина паке­та варьируется и в пакетном режиме есть возможность чтения целой строки памя­ти. ИМС может быть охарактеризована формулой 5-1-1-1. Несмотря на то, что формула для этого типа динамической памяти такая же, что и у BEDO, способ­ность работать на более высоких частотах приводит к тому, что SDRAM с двумя банками при тактовой частоте шины 100 МГц по производительности может по­чти вдвое превосходить память типа BEDO.
Микросхемы DDR SDRAM. Важным этапом в дальнейшем развитии техноло­гии SDRAM стала DDR SDRAM (Double Data Rate SDRAM - SDRAM с удвоен­ной скоростью передачи данных). В отличие от SDRAM новая модификация вы­дает данные в пакетном режиме по обоим фронтам импульса синхронизации, за счет чего пропускная способность возрастает вдвое. Существует несколько специ­фикаций DDR SDRAM, в зависимости от тактовой частоты системной шины: DDR266, DDR333, DDR400, DDR533. Так, пиковая пропускная способность мик­росхемы памяти спецификации DDR333 составляет 2,7 Гбайт/с, а для DDR400 — 3,2 Гбайт/с. DDR SDRAM в настоящее время является наиболее распространен­ным типом динамической памяти персональных ВМ.
Микросхемы RDRAM, DRDRAM. Наиболее очевидные способы повышения эффективности работы процессора с памятью — увеличение тактовой частоты шины либо ширины выборки (количества одновременно пересылаемых разрядов). К сожалению, попытки совмещения обоих вариантов наталкиваются на существен­ные технические трудности (с повышением частоты усугубляются проблемы элек­тромагнитной совместимости, труднее становится обеспечить одновременность поступления потребителю всех параллельно пересылаемых битов информации). В большинстве синхронных DRAM (SDRAM, DDR) применяется широкая вы­борка (64 бита) при ограниченной частоте шины.
Принципиально отличный подход к построению DRAM был предложен ком­панией Rambus в 1997 году. В нем упор сделан на повышение тактовой частоты до 400 МГц при одновременном уменьшении ширины выборки до 16 бит. Новая па­мять известна как RDRAM (Rambus Direct RAM). Существует несколько разно­видностей этой технологии: Base, Concurrent и Direct. Во всех тактирование ведется по обоим фронтам синхросигналов (как в DDR), благодаря чему результирующая частота составляет соответственно 500-600, 600-700 и 800 МГц. Два первых ва­рианта практически идентичны, а вот изменения в технологии Direct Rambus (DRDRAM) весьма значительны.
Сначала остановимся на принципиальных моментах технологии RDRAM, ори­ентируясь в основном на более современный вариант — DRDRAM. Главным от­личием от других типов DRAM является оригинальная система обмена данными между ядром и контроллером памяти, в основе которой лежит так называемый
2 24 Глава5. Память
«канал Rambus», применяющий асинхронный блочно-ориентированный протокол. На логическом уровне информация между контроллером и памятью передается пакетами.
Различают три вида пакетов: пакеты данных, пакеты строк и пакеты столбцов. Пакеты строк и столбцов служат для передачи от контроллера памяти команд уп­равления соответственно линиями строк и столбцов массива запоминающих эле­ментов. Эти команды заменяют обычную систему управления микросхемой с по--мощью сигналов RAS, CAS, WE и CS.
Массив ЗЭ разбит на банки. Их число в кристалле емкостью 64 Мбит составля­ет 8 независимых или 16 сдвоенных банков. В сдвоенных банках пара банков ис­пользует общие усилители чтения/записи. Внутреннее ядро микросхемы имеет 128-разрядную шину данных, что позволяет по каждому адресу столбца переда­вать 16 байт. При записи можно использовать маску, в которой каждый бит соот­ветствует одному байту пакета. С помощью маски можно указать, сколько байтов пакета и какие именно должны быть записаны в память.
Линии данных, строк и столбцов в канале полностью независимы, поэтому ко­манды строк, команды столбцов и данные могут передаваться одновременно, при­чем для разных банков микросхемы. Пакеты столбцов включают в себя по два поля и передаются по пяти линиям. Первое поле задает основную операцию записи или чтения. Во втором поле находится либо указание на использование маски записи (собственно маска передается по линиям данных), либо расширенный код опера­ции, определяющий вариант для основной операции. Пакеты строк подразделя­ются на пакеты активации, отмены, регенерации и команды переключения режи­мов энергопотребления. Для передачи пакетов строк выделены три линии.
Операция записи может следовать сразу зачтением — нужна лишь задержка на время прохождения сигнала по каналу (от 2,5 до 30 не в зависимости от длины канала). Чтобы выровнять задержки в передаче отдельных битов передаваемого кода, проводники на плате должны располагаться строго параллельно, иметь оди­наковую длину, (длина линий не должна превышать 12 см) и отвечать строгим тре­бованиям, определенным разработчиком.
Каждая запись в канале может быть конвейеризирована, причем время задерж­ки первого пакета данных составляет 50 не, а остальные операции чтения/записи осуществляются непрерывно (задержка вносится только при смене операции с за­писи на чтение, и наоборот).
В имеющихся публикациях упоминается работа Intel и Rambus над новой вер­сией RDRAM, названной nDRAM, которая будет поддерживать передачу данных с частотами до 1600 МГц.
Микросхемы SLDRAM. Потенциальным конкурентом RDRAM на роль стандарта архитектуры памяти для будущих персональных ВМ выступает новый вид ди­намического ОЗУ, разработанный консорциумом производителей ВМ SyncLink Consortium и известный под аббревиатурой SLDRAM. В отличие от RDRAM, тех­нология которой является собственностью компаний Rambus и Intel, данный стан­дарт — открытый. На системном уровне технологии очень похожи. Данные и ко­манды от контроллера к памяти и обратно в SLDRAM передаются пакетами по 4 или 8 посылок. Команды, адрес и управляющие сигналы посылаются по однонап­равленной 10-разрядной командной шине. Считываемые и записываемые данные
Основная память 2 2 5
передаются по двунаправленной 18-разрядной шине данных. Обе шины работают на одинаковой частоте. Пока что еще эта частота равна 200 МГц, что, благодаря технике DDR, эквивалентно 400 МГц. Следующие поколения SLDRAM должны работать на частотах 400 МГц и выше, то есть обеспечивать эффективную частоту более 800 МГц.
К одному контроллеру можно подключить до 8 микросхем памяти. Чтобы из­бежать запаздывания сигналов от микросхем, более удаленных от контроллера, временные характеристики для каждой микросхемы определяются и заносятся в ее управляющий регистр при включении питания.
Микросхемы ESDRAM. Это синхронная версия EDRAM, в которой использу­ются те же приемы сокращения времени доступа. Операция записи в отличие от чтения происходит в обход кэш-памяти, что увеличивает производительность ESDRAM при возобновлении чтения из строки, уже находящейся в кэш-памяти. Благодаря наличию в микросхеме двух банков простои из-за подготовки к опера­циям чтения/записи сводятся к минимуму. Недостатки у рассматриваемой мик­росхемы те же, что и у EDRAM — усложнение контроллера, так как он должен учитывать возможность подготовки к чтению в кэш-память новой строки ядра. Кроме того, при произвольной последовательности адресов кэш-память задейству-ется неэффективно.
Микросхемы CDRAM. Данный тип ОЗУ разработан в корпорации Mitsubishi, и его можно рассматривать как пересмотренный вариант ESDRAM, свободный от некоторых ее несовершенств. Изменены емкость кэш-памяти и принцип размеще­ния в ней данных. Емкость одного блока, помещаемого в кэш-память, уменьшена до 128 бит, таким образом, в 16-килобитовом кэше можно одновременно хранить копии из 128 участков памяти, что позволяет эффективнее использовать кэш-па­мять. Замена первого помещенного в кэш участка памяти начинается только после заполнения последнего (128-го) блока. Изменению подверглись и средства доступа. Так, в микросхеме используются раздельные адресные шины для статического кэша и динамического ядра. Перенос данных из динамического ядра в кэш-память со­вмещен с выдачей данных на шину, поэтому частые, но короткие пересылки не снижают производительности ИМС при считывании из памяти больших объе­мов информации и уравнивают CDRAM с ESDRAM, а при чтении по выбо­рочным адресам CDRAM явно выигрывает. Необходимо, однако, отметить, что вышеперечисленные изменения привели к еще большему усложнению кон­троллера памяти.
Постоянные запоминающие устройства
Слово «постоянные» в названии этого вида запоминающих устройств относится к их свойству хранить информацию при отсутствии питающего напряжения. Мик­росхемы ПЗУ также построены по принципу матричной структуры накопителя, где в узлах расположены перемычки в виде проводников, полупроводниковых диодов или транзисторов, одним концом подключенные к адресной линии, а дру­гим — к разрядной линии считывания. В такой матрице наличие перемычки мо­жет означать 1, а ее отсутствие — 0. В некоторых типах ПЗУ элемент, расположен­ный на перемычке, исполняет роль конденсатора. Тогда заряженное состояние конденсатора означает. 1, а разряженное — 0.
Hosted by uCoz